Overview

Ukladanie w stosy urządzeń logicznych i pamięciowych w technologii 3D ma zasadnicze znaczenie dla utrzymania tempa rozwoju zgodnie z prawem Moore'a. W integracji 3D urządzenia pamięciowe mogą byc ukladane w stosy na procesorach. Architektura pamięci 3D oparta na TSV umożliwia ponowne wykorzystanie ukladów logicznych z wieloma warstwami pamięci. Konwencjonalna pamięc 3D charakteryzuje się niską prędkością, wysokim zużyciem energii i niską wydajnością z powodu dużego obciążenia pasożytniczego TSV i zmienności PVT między warstwami. Aby przezwyciężyc te ograniczenia, w niniejszym artykule przedstawiono fizyczny projekt architektury pól-master-slave (SMS) pamięci 3D SRAM, która zapewnia interfejs logiczny SRAM o stalym obciążeniu w różnych warstwach oraz wysoką tolerancję na zmiany PVT między warstwami. Schemat SMS jest polączony z samoczynnie taktowanym różnicowym TSV (STDT) wykorzystującym schemat śledzenia obciążenia TSV w celu uzyskania niewielkiego wahania napięcia TSV w celu stlumienia obciążenia mocy i prędkości komunikacji sygnalu międzywarstwowego TSV wynikającego z dużych obciążeń pasożytniczych TSV w projektach UMCP ze skalowalnymi warstwami i szerokim IO. Zapewnia to uniwersalną platformę pojemności pamięci.

Full Product Details

9786209279126

Table of Contents

Reviews

Author Information

Tab Content 6

Countries Available