Overview

Les architectures de multiplication 24x24 conventionnelles sont mises en oeuvre dans des multiplicateurs à virgule flottante à l'aide de multiplicateurs matriciels, d'architectures binaires redondantes (étages de pipeline), d'un codage Booth modifié, d'un arbre binaire de compresseurs 4:2 (arbre de Wallace) et d'un tableau de sauvegarde de report modifié en conjonction avec l'algorithme de Booth. Les multiplicateurs matriciels et arborescents posent un certain nombre de problèmes. Les multiplicateurs en arbre présentent de nombreux problèmes, tels qu'un délai logique minimal mais des configurations irrégulières avec des interconnexions complexes. Les configurations irrégulières exigent non seulement plus d'efforts de conception physique, mais introduisent également un délai d'interconnexion important. De même, les multiplicateurs matriciels présentent également certains inconvénients, tels qu'un délai plus important et une configuration régulière avec des interconnexions plus simples. Ils consomment également beaucoup d'énergie, car la reconfigurabilité à l'exécution n'est pas fournie en fonction de la largeur de bit d'entrée. Afin de résoudre les problèmes ci-dessus, l'algorithme Urdhvatriyakbhyam de l'ancienne mathématique védique indienne est utilisé. La simulation d'un multiplicateur à virgule flottante 32 bits et l'application de la mathématique védique constituent une partie importante de cette thèse.

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9786209551765

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